In dieser Arbeit werden Junction - Field - Effect - Transistoren (JFETs) mit unterschiedlichen Designs entwickelt und charakterisiert. Ferner wird einer dieser JFET - Typen in einen kommerziellen Silizium Drift Detektor (SDD) auf Chipebene integriert. Dieser fungiert als Impedanzwandler und ermöglicht die weitere Verarbeitung des vom Detektor generierten Signals. Um den JFET nach einer erfolgten Detektion wieder in den Ausgangszustand zu versetzen, werden zu diesem Zweck noch ein Bipolartransistor und eine Kapazität integriert. Hierzu wird der Bipolartransistor zum ersten Mal nicht mit dem JFET kombiniert, sondern vollständig separat von diesem in den innersten Driftring des SDDs platziert. Durch die direkte Integration der Bauelemente in den Detektorchip kommen einige Vorteile von integrierten Schaltungen zum Tragen: Parasitäre Widerstände und Kapazitäten werden reduziert. Folglich verringert sich das Rauschen des Detektors, die Schaltzeiten und Energieauflösung verbessern sich. Es werden in der Arbeit sowohl die theoretischen Grundlagen des JFETs behandelt, sowie die Funktionsweise eines SDDs skizziert. Dabei wird auch auf verschiedene Designs von JFETs eingegangen. Neben einem rechteckigen Design für die ersten Prototypen von JFETs an der Universität der Bundeswehr wird ein radialsymmetrisches Design in den SDD integriert. Für die Transistoren im rechteckigen Design soll das Kanalgebiet mittels Epitaxie auf einen Substratwafer gewachsen werden, die Dotierung der Kontakte soll mit SOD erfolgen. Hierfür wird auf einen vorhandenen Maskensatz zurückgegriffen, der allerdings nicht für JFETs ausgelegt ist. Die nötigen Schichtdicken und Konzentrationen von Dotierstoffen werden mit TCAD - Simulationen bestimmt. Weiterhin werden die Auswirkungen verschiedener Kanalhöhen auf die elektrischen Eigenschaften eines JFETs untersucht. Um dies unabhängig von Prozessschwankungen durchzuführen, wird ein RIE - Prozess entwickelt, mit dem sich verschiedene Kanalhöhen auf einem Wafer realisieren lassen. Für die effektive Integration der Transistoren in den SDD soll möglichst auf bereits etablierte Prozesse aus der Produktion zurückgegriffen werden. Trotzdem ist es nötig, neue Prozesse zu entwickeln und zu implementieren. Dies betrifft in erster Linie die Dotierung von Kanal und Basis der Transistoren, sowie deren elektrische Isolation gegenüber dem SDD. Alle Dotierungen bei der Herstellung der SDDs werden mittels Ionenimplantation realisiert. Die Entfernung von Fotolack nach einer Ionenimplantation kann nasschemisch oder durch Veraschung mittels eines Plasmas erfolgen. Um die Auswirkungen eines solchen zusätzlichen Plasmaprozesses zu untersuchen, wird der Fotolack testweise nach einer Implantation auf zwei Wafern verascht, in allen weiteren Fällen geschieht dies nasschemisch. Für die Passivierung und als Dielektrikum für eine Kapazität kommen sowohl Siliziumnitrid als auch ein Siliziumoxid zum Einsatz. Beide werden bei Temperaturen von unter 800°C abgeschieden. Bei der Charakterisierung der mit SOD dotierten JFETs zeigt sich, dass die verwendeten Masken nicht für die Herstellung von JFETs ausgelegt sind. Das Kanalgebiet lässt sich nicht vollständig gegenüber dem Substrat isolieren. Die Folge ist ein Leckstrom zwischen Source und Drain. Dieser zeigt sich in einem Anstieg der Ausgangskennlinien im Sättigungsbereich. Weiterhin ist die Wirkung des Gates deutlich eingeschränkt, aber vorhanden. Eine detaillierte Betrachtung der Transferkennlinien und verschiedener Kenngrößen der Transistoren zeigen einen starken Einfluss von Leckströmen. Vergleiche mit durchgeführten dreidimensionalen Simulationen zeigen eine sehr gute Übereinstimmung mit den experimentellen Kennlinien und bestätigen die Ursache für den Leckstrom. Weiterhin werden die in die SDDs integrierten JFETs charakterisiert und soweit dies aufgrund der vorhandenen Anschlüsse möglich ist auch die Bipolartransistoren. Bei den JFETs zeigen sich deutliche Unterschiede verursacht durch die eingesetzten Passivierungen. Transistoren mit einer Passivierung aus Siliziumnitrid zeigen einen um etwa eine Größenordnung geringeren Drainstrom im Vergleich zu den mit Siliziumoxid passivierten JFETs. Die Untersuchungen der verschiedenen pn - Dioden in einem JFET lassen darauf schließen, dass die Entfernung des Siliziumnitrids aus den Kontaktlöchern nicht rückstandsfrei ist. Die unterschiedliche Stromtragfähigkeit zeigt sich auch bei verschiedenen Kenngrößen der Transistoren. So besitzen die mit Siliziumnitrid passivierten JFETs ein Verhältnis von on - Strom zu off - Strom von 6 bis 8 Dekaden und eine Einsatzspannung von knapp V_T≈-1,0V. Die mit Siliziumoxid passivierten JFETs zeigen hingegen ein on zu off - Stromverhältnis von 8 bis 10 Dekaden und eine Einsatzspannung von etwa V_T≈-1,5V. Keine Differenz ist in der Unterschwellsteigung S zu erkennen. Diese liegt für die JFETs im Mittel bei S≈67mV / Dek.